我国研制全球首款神经动力学芯片：单步时延2.12毫秒，较英伟达A100提速478倍
北大联合中科院突破半个世纪实时计算瓶颈，脑皮层重建任务开启毫秒级时代
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80字内我国研制全球首款神经动力学芯片，实时脑机接口与类脑计算迈入毫秒时代
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忆阻器存内计算突破50年瓶颈，脑皮层重建任务提速478倍
北京大学杨玉超团队联合中科院上海微系统所宋志棠团队，在《科学》发布全球首款基于可控存内计算的忆阻器神经动力学芯片。采用40nm工艺，单步时延2.12ms，较NVIDIA A100 GPU在脑皮层重建等任务中提速50~478倍，突破神经动力学实时计算瓶颈，开启毫秒级类脑计算新纪元。
全球首款神经动力学芯片基于相变忆阻器与存内计算，单次迭代仅2.12ms，频率50MHz，面积仅0.28mm²。在实时脑皮层表面重建中，相比A100 GPU最高提速478倍。该成果发表于《科学》，标志着神经动力学硬件从秒级迈入毫秒级，为脑机接口、智能决策提供全新算力底座。
7 月 4 日消息，北京大学集成电路学院官方公众号昨日（7 月 3 日）发布博文，宣布联合发布全球首款基于可控存内计算的忆阻器神经动力学芯片，首次将神经动力学系统的单步运算时延压缩至 2.12 毫秒。
IT之家援引博文介绍，该项目由该校杨玉超教授带领，联合中国科学院上海微系统与信息技术研究所研究员宋志棠团队推进，相关成果于 7 月 3 日发表在《科学》上。
基于相变型忆阻器的毫秒级神经动力学系统
该研究首次将这类复杂运算的单步时延压缩至 2.12 毫秒，在脑皮层重建等任务中较目前先进图形处理器（GPU）NVIDIA A100 提速达 50 至 478 倍，一举突破了制约神经动力学长达半个世纪的实时计算瓶颈。
多级电导特性精准映射调控机制
该芯片采用 40 纳米工艺制造，存内计算与步长漂移阵列总面积仅 0.28 平方毫米，并配备编程脉冲生成电路、模数转换器等外围电路。
基于相变型忆阻器的神经动力学芯片性能
芯片运行频率为 50 MHz，单步积分仅需 9 级流水，最终实现 2.12 毫秒的神经动力学单次迭代计算时延，首次将神经动力学硬件系统运行时间推进到毫秒级时代。
实时大脑皮层表面重建以及三维流形网格生成
研究团队通过相变忆阻器多级电导特性，精准映射神经动力学方程，结合流水线架构，实现单步运算2.12ms。
🧬 深度分析（500字内）
神经动力学系统是脑科学、类脑计算和复杂动态系统模拟的核心工具，但其数值求解长期受限于冯·诺依曼架构的存储墙与时延瓶颈。传统GPU（如NVIDIA A100）虽擅长并行计算，但处理微分方程迭代时仍需频繁搬运数据，单步时延在百毫秒级，无法满足实时脑机交互或高动态决策需求。
北京大学杨玉超团队与中科院宋志棠团队另辟蹊径，基于相变忆阻器（PCM）的非易失多级电导特性，将神经动力学方程中的积分、非线性映射直接“编码”为忆阻器阵列的物理响应。通过“可控存内计算”技术，数据计算在存储单元内完成，消除了搬运开销。40nm工艺下0.28mm²的紧凑面积，配合50MHz时钟与9级流水，将单步迭代压至2.12ms——比A100快两个数量级。
这一突破不仅意味着脑皮层表面重建可从离线后处理迈向实时渲染，更使得植入式脑机接口、无人机集群控制、金融高频预测等对时延苛刻的场景获得全新算力。同时，该芯片的能效比（未公布具体数值）预期大幅优于GPU，为边缘端低功耗实时计算铺路。
值得关注的是，该成果验证了忆阻器从“存储”向“计算+动态系统”的范式跨越，为下一代神经形态芯片提供了可规模化的路径。未来若结合先进封装与多芯片互联，有望构建毫秒级响应的大规模类脑计算集群。
⚙️ 核心问题 · 解决方案 · 执行方式 · 验收模型
问题：神经动力学实时计算受限于GPU时延（>100ms），无法满足脑机接口、实时控制等毫秒级需求。
解决方案：基于相变忆阻器构建存内计算阵列，将迭代运算映射为忆阻器电导变化，结合流水线架构实现单步2.12ms。
执行方式：① 40nm CMOS兼容工艺制造忆阻器核；② 设计编程脉冲与ADC外围电路；③ 开发映射算法将神经方程转为电导配置；④ 流片验证并实测脑皮层重建任务。
验收模型：① 实测单步时延≤2.2ms；② 脑皮层重建任务相较A100加速比≥50x；③ 芯片功能正常且功耗<5W（预估）；④ 成果发表于Science并经同行评议。
